研究背景
随着晶体管栅长缩小到亚 10 nm，传统硅基场效应晶体管不可避免地受到短沟道效应限制，难以同时满足高性能（HP）和低功耗（LP）应用需求。二维半导体具有原子级厚度和无悬挂键表面，有利于增强栅控能力、抑制短沟道效应，因此成为后硅时代超短沟道晶体管的重要候选材料。本研究以 Janus MoSiGeN4 单层为沟道材料，利用 QuantumATK 中基于密度泛函理论的非平衡格林函数方法（DFT-NEGF）系统研究亚 5 nm FET 的工作机理、性能极限和优化策略，重点揭示内禀面外极化场在增强器件性能中的作用。
研究内容
研究首先比较了非极性二维半导体和极性 Janus 二维半导体在短沟道 FET 中的差异。对于 MoSi2N4、MoGe2N4 等非极性材料，上下表面对称，顶栅和底栅器件在零偏压和零栅压下具有相同电子势垒。相比之下，Janus MoSiGeN4 由于结构反演对称性破缺，形成面外极化，使顶栅和底栅器件具有不同势垒，从而为提高开态电流和改善亚阈值特性提供可能。
随后分析 MoSi2N4、MoSiGeN4 和 MoGe2N4 三种单层材料的几何结构和电子结构。计算结果表明，Janus MoSiGeN4 是稳定半导体，带隙约为 1.31 eV，介于 MoSi2N4（1.81 eV）和 MoGe2N4（1.02 eV）之间。由于面外电势不对称，MoSiGeN4 中存在从 Si 原子层指向 Ge 原子层的极化方向。在器件性能方面，构建以 MoSiGeN4 为沟道的双栅 FET，并与 MoSi2N4、MoGe2N4 器件进行对比。结果显示，7 nm 栅长 MoSiGeN4 FET 的开态电流达到 1030 μA/μm，更接近 HP 标准；5 nm 栅长器件开态电流达到 1015 μA/μm，超过 HP 标准约 12.8%。同时，MoSiGeN4 器件的亚阈值摆幅优于对照材料，说明面外极化有助于提高栅控效率。
为进一步优化亚 5 nm 器件，研究引入 underlap 结构，即在源/漏与栅之间设置未掺杂区域。适当长度的 underlap 可以增加沟道势垒宽度，显著降低关态隧穿电流。对于 1 nm 栅长器件，随着 underlap 长度增加，开态电流从 2.9 μA/μm 提高到 101 μA/μm，亚阈值摆幅从 346 mV/dec 降至 170 mV/dec，说明 underlap 是改善极短沟道器件关态性能的重要策略。
在此基础上，进一步考察高介电常数材料和冷源结构对器件性能的影响。相较 h-BN 和 CaF2，LaOCl 介电材料可进一步增强栅控能力；冷源结构则有助于抑制高能载流子注入，降低亚阈值摆幅。优化后的 3 nm 栅长冷源 MoSiGeN4 FET 采用 LaOCl 介电层和合适 underlap 后，可同时满足 ITRS 的 HP 与 LP 标准，亚阈值摆幅接近 60 mV/dec 的玻尔兹曼极限。
最后，研究考虑了实际器件中可能存在的 Ge 空位缺陷。在最优 5 nm 栅长器件中引入 Ge 空位后，开态电流虽有所降低，但仍可达到 1447 μA/μm（HP）和 1231 μA/μm（LP），分别超过 ITRS 标准 61% 和 37%。这表明 MoSiGeN4 FET 对缺陷具有一定鲁棒性，具备进一步实验探索价值。
总结
该研究表明，Janus MoSiGeN4 单层具有适中的带隙、稳定结构和内禀面外极化。内建极化场与外加栅电场协同作用，可有效降低沟道势垒、增加偏压窗口中的电子态数量，并提升亚 5 nm FET 的开态电流和栅控能力。通过合适的 underlap 结构、高介电常数 LaOCl 介电层和冷源设计，MoSiGeN4 FET 可同时满足高性能和低功耗应用标准；即使考虑 Ge 空位缺陷，器件性能仍保持在 ITRS 标准之上。该工作为基于二维 Janus 材料设计下一代超短沟道晶体管提供了清晰思路。
参考文献
- Dong M M, Wang C K, Fu X X, et al. Polarization-enhanced sub-5 nm Janus MoSiGeN4 FET for high-performance and low-power applications. Journal of Materials Science & Technology, 2026, 255: 47-55.
- https://doi.org/10.1016/j.jmst.2025.07.066