研究背景 晶体管是集成电路的基本单元，是上世纪人类最伟大的发明之一。过去近六十年间，晶体管尺寸遵循摩尔定律不断缩小，相应的性能不断提升。但是，随着晶体管尺寸缩小，特别是小于几纳米时，晶体管的功耗会显著增加，极大地制约着新一代器件的设计和制备。在考虑动态功耗和静态功耗下，晶体管的功率密度受晶体管密度、工作频率等因素影响；特别是和电源电压平方正相关。因此，探索晶体管降低电源电压的有效机制，已成为设计下一代低能耗晶体管等电子器件一个重要途径。 研究内容 近日，重庆三峡学院谭兴毅教授、南京理工大学张胜利教授、华中科技大学傅华华教授等，利用二维材料的金属-半导体相变并结合隧道场效应，提出了一种新型具有低电源电压的晶体管设计(见图1)。该晶体管可在极低电源电压(0.05/0.10 V)和极短栅极长度(3~5 nm)下，其开态电流（Ion）、功耗延迟积（PDP）和延迟时间（τ）等关键参量，都很好满足2013版国际半导体技术路线图（ITRS）所规定的对高性能器件要求。特别是其功耗延迟积与延迟时间，显著小于当前报道的所有晶体管，该设计为下一代低功耗晶体管提供了新思路。 图1. 隧道场效应晶体管原理，开态(a);关态(b)。金属-半导体相变晶体管原理，开态(c)：沟道材料为金属；关态(d)：沟道材料在外电场作用下变为半导体。常规的隧道场效应晶体管原理如图1所示：开态(a)，关态(b)。金属-半导体相变晶体管原理，开态(c)：沟道材料为金属；关态(d)：沟道材料在外电场作用下变为半导体。 图2. (a) 金属-半导体相变晶体管结构图。器件输运特征曲线：(b) 栅极长度3 nm, (c)栅极长度4 nm, (d) 栅极长度5 nm作者计算了栅极长度为3，4，5 nm器件的输运特性，发现栅极长度为3，4，5 nm器件可以达到ITRS中高性能器件的开态电流（900 µA µm-1）；栅极长度为4，5 nm器件可以达到ITRS中高性能器件的关态电流（0.1 µA µm-1）。 图3. 器件的PDP与τ关系 作者计算了器件的功耗延迟积（PDP）和延迟时间（τ），发现其功耗延迟积与延迟时间，显著小于当前报道的所有晶体管。 结论 综上所述，本工作利用金属-半导体相变构建了一种新型晶体管，该晶体管具有极低的电源电压和极低的功耗。这不仅为设计下一代低功耗电子设备开辟了新的途径，而且对于推动电子设备向更高能效和更小体积的方向发展具有重要意义。此外，这种新型晶体管的设计和实现，预示着未来电子设备在能效和性能上的巨大飞跃，对于节能减排和可持续发展具有深远的意义。 参考文献 Xingyi Tan, Hengze Qu, Jialin Yang, Shengli Zhang* and Hua-Hua Fu*. A next-generation transistor with low supply voltage operation constructed based on 2D materials’ […]

背景简介 由于硅固有的物理限制，将硅基金属氧化物半导体场效应晶体管（MOSFETs）持续缩小到 10 纳米栅极长度以下是非常具有挑战性的。而具有各向异性电子结构的二维半导体往往表现出相当高的导通状态电流，因此在纳米电子器件中具有很好的应用前景，但寻找稳定的、各向异性的二维半导体仍然是一个充满挑战性的研究。 研究内容 FIG. 1.单层 B4X4 的 (a) 原子结构、(b)3c-2e 键和 2c-2e 键、(c) 布里渊区、(d)-(f) 能带结构和投影态密度（PDOS）。 本文选取各向异性二维卤化硼烯 B4X4 (X = F, Cl, and Br) 家族材料为例，在这项工作中，计算研究了基于具有各向异性电子结构的单层 B4X4 的 5 nm 栅长 n 和 p 型高性能（HP）MOSFETs 的输运特性。单层 B4F4、B4Cl4 和 B4Br4 的带隙分别为 0.70、1.39 和 1.19 eV。通过应变工程可以扩大单层 B4F4 的小带隙，从而有效地将关态电流抑制在 0.1μA/μm 以下，同时将开态电流提高到 3140μA/μm。值得注意的是，研究表明过大的输运有效质量 m// 和态密度有效质量 mDOS 会导致载流子注入速度降低和饱和电流减小，从而严重限制了导通状态电流。因此在设计 2D 半导体 MOSFET […]